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        基于FPGA的信號發生器系統結構分析

        要長高 ? 來源:四川電子 ? 作者: 徐小飛 ? 2022-06-21 10:54 ? 次閱讀

        基于運用EDA技術,以FPGA器件為核心,用Verilog HDL硬件描述語言來設計各個功能模塊,采用DDS直接數字頻率合成技術設計信號發生器,通過CPU控制每個采樣點的輸出間隔來控制輸出波形的頻率,改變波形存儲器中的波形數據來產生任意波形。

        0 引言

        信號發生器應用非常廣泛,包括通信、測量、控制、雷達還有教學等鄰域,是不可或缺的工具。隨著科學技術的不斷發展,信號發生器的設計方法越來越多,其設計技術也越來越先進。傳統的信號源種類多樣,但大多是采用專用芯片或單片機模擬電路,不但具有成本高、控制方式不靈活、波形種類少等特點不能滿足使用者的要求,而且其外圍電路也過于復雜,應用起來效果不盡人意。

        隨著FPGA(Field Programmable Gate Array)技術的引入,微電子技術的突飛猛進,在信號發生的領地得到了極大的拓展,技術手段呈現快速發展的勢頭,應用更加廣泛和靈活,特別是其在信號發生器上的良好運用得到了充分的體現,有效解決了傳統信號發生器帶來的模式單一、運行繁雜等一系列問題。

        由于以上原因本設計提出以基于EDA技術的FPGA器件作為主控芯片,依據DDS直接數字頻率合成技術,提出了一種比較簡單的信號發生器設計方法。利用Quartus II軟件結合VerilogHDL硬件描述語言進行系統編程,經過調試后下載到本設計中的FPGA器件EP1C3T100C8N中,通過實驗驗證表明,該信號發生器可以產生正弦波、方波、三角波,信號頻率范圍在0.02~1 MHz。

        1信號發生器系統結構

        1.1 系統總體結構

        一個基于FPGA的DDS信號發生器,可以生成標準的正弦波、方波、三角波等常用波形。

        在FPGA完成DDS的功能,通過Quartus II實現按鍵控制,系統結構框圖如圖1-1所示。

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        圖1-1 系統結構框圖

        圖1-1所示的是整個系統的結構圖,下面對圖中所涉及的一些功能部分進行簡要的說明。

        a.PLL部分:此部分為系統鎖相環,功能是為整個系統提供工作時鐘,并且在后面控制輸出波形的頻率提供一個基準頻率。

        b.ROM部分:此部分是存儲波形數據的查找表,是實現DDS信號發生器的必要工具,通過改變ROM查找表內的數據就能改變輸出波形。

        c.DDS部分:此部分是通過代碼實現的,是本設計的關鍵所在,它的作用是輸出數字信號給后面的DAC轉換器,是實現設計要求的核心部分。

        d.DAC轉換器部分:此部分是將系統輸出的數字量轉換成模擬量并輸出,把前面的DDS定義為本系統的軟件核心,而DAC轉換器則是本系統的硬件核心部分。

        e.功能按鍵:這部分的作用是提供給用戶所使用的,用以控制和改變輸出波形的形式以及輸出頻率。

        1.2 FPGA基本性能與結構

        微電子技術在不斷進步發展的同時,可編程邏輯器件得到了飛速的發展,相比于門陣列和其他ASICApplication Specific Integrated Circuit),FPGA擁有靈活的體系結構和邏輯單元、同時還兼有集成度高和適用范圍寬、研發單位時間短,成本低廉、選用的開發工具比較領先、能夠實時在線檢驗等優點。

        FPGA器件組成十分復雜,內部擁有大量邏輯宏單元。依靠FPGA器件完成不同的功能需要配置好內部的邏輯宏單元,將這些不同的邏輯宏單元合成不同的硬件結構,以此進一步地構成各種各樣的電子系統。FPGA擁有無可比擬的一大優勢便是其硬件重構具有很高的靈活性,借助這一優勢設計者可以使用硬件描述語言(VHDL、Verilog等)在FPGA中實現所描述的電路。

        本設計所使用的是Cyclone系列中的EP1C3T100C8N,Cyclone系列器件是ALTERA公司的一款成本低、高性價比的FPGA器件,它的結構和工作原理在FPGA器件中具有典型性。

        1.3 DDS基本原理

        DDS(Direct Digital Synthesizer),它具備了以往相關技術所不具備的許多特點,它的頻率分辨率較高,這保證了它在運行過程中能夠進行快速的頻率轉換,與此同時它還能保持住相位的穩定性和連續性,因此更加容易獲得信號頻率、相位變化以及震蕩幅度調制的數字控制。下面以正弦波信號發生器為例說明。

        pYYBAGKxMgKAbNmPAAD9k8ner9c104.png

        通過上面的步驟原理,可以借助于DDS直接數字合成技術設計并且實現所需要的數控頻率合成器。DDS直接數字合成器是用數字控制方式生成所要求的信號頻率、相位變化以及震蕩幅度等等的正弦波,同時還可以對其進行有效地控制,典型的DDS直接數字頻率合成器由許多不可或缺的部分組成,有相位調制器、相位累加器、ROM正弦查找表和D/A數模轉換構成,其結構如圖1-2所示。

        poYBAGKxMiaAHS8IAACvRQggA5M122.png

        2 系統硬件與軟件的設計

        2.1 鎖相環設計

        鎖相環(phase locked loop),顧名思義,就是鎖定相位的環路。鎖相環(PLL)能提供先進的時鐘管理能力,例如頻率合成、可編程相移、可編程占空比、時鐘倍頻、分頻等完整的時鐘管理方案。在本設計中除了是給整個系統提供工作時鐘信號,還有一個非常重要的作用,決定了本設計最終輸出波形的頻率大小,以及頻率分辨率。

        2.2 ROM設計

        本設計的最終結果得到正弦、方波、三角波的輸出信號,這個過程是通過將數字量通過DAC轉換器不斷的轉換來完成。因此需要事先將這些波形的的數字量數據存在ROM模塊中,以便系統讀取波形數據。通過定制波形數據文件來設計出需要的正弦波ROM模塊、方波ROM模塊和三角波ROM模塊。

        2.3 D/A數模轉換電路

        采用非常普遍的8位D/A轉換器DAC0832作為數模轉換芯片。其轉換時間為1us,工作電壓為+5V~+15V,基準電壓為+15V。它主要由兩個8位寄存器和一個8位D/A轉換器組成。

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        圖2-1 低速DAC0832數模轉換電路

        2.4 電源電路設計

        由于系統中各個模塊用到的電壓不同,所以就需要對電壓進行轉換。外接12V電源,通過轉換電路來實現各個系統所需要的電壓,轉換電路如下圖所示。

        poYBAGKxMlGAPNmyAABvoLG64Jc602.png

        2.5軟件設計

        本設計通過Quartus II軟件對FPGA主控進行編程配置,實現了用按鍵控制輸出的波形和頻率,程序流程圖如圖2-4所示。

        poYBAGKxMmGAW7CgAACRpdrXju8410.png

        圖2-4 程序流程圖

        3 誤差分析

        3.1相位截斷誤差分析

        本設計相位累加器設定為32位,正弦表數據為8位,因此在ROM查找表里的容量為232×8=34,359,738,368(bits),在理論上這可以獲得精細的頻率分辨率,但是這么大容量的數據卻很難實現。所以,在本設計中的DDS中采用了相位截斷法,只用了相位累加器輸出的高10位作為地址對ROM查找表進行查表,其他低位的地址就簡單的舍棄了。查表時相位值就會出現誤差,使得最后輸出波形的幅度值產生誤差,就會有很多的雜散信號存在。

        3.2電源噪聲誤差

        由于電源部分存在多種電壓值,相互間有一定的干擾,會造成輸出波形一定的失真。因此對電源的穩定性有更高的要求,可以對數字地和模擬地隔開,降低對輸出波形的影響。

        3.3后級運放誤差分析

        數字量經數模轉換器轉換后信號經過集成運放放大后輸出,會有一定的失真。因為集成運放自身會存在一些不可避免的因素,如:輸入電壓失調,輸入電流失調、增益帶寬積、上長速度限制。這會導致,當輸入較高的頻率時,產生相位失真。雖然這些誤差是系統自身的,不可避免,但是只要通過給予合適的頻率控制字,相位累加器位數、查找表地址位數以及控制好系統時鐘頻率和盡量使用高品質的電源,盡量提高濾波器的性能,輸出的波形還是能夠很好的滿足使用者的需要。

        4 結論

        本設計提出了一種基于FPGA信號發生器的設計方法,以Quartus II為軟件開發平臺,以EP1C3T100C8N器件為硬件平臺,采用Verilog HDL硬件描述語言進行編程,將DDS直接頻率合成技術實現在FPGA器件上,通過數模轉換電路,將系統輸出的數字信號轉換為模擬信號,實現信號頻率范圍在0.02~1MHz的正弦波、方波和三角波的產生,并且可以通過按鍵對正弦波、方波和三角波進行切換。

        參考文獻:

        [1] 阮圍.基于 FPGA 的 DDS 設計[D].成都:成都理工大學,2011.

        [2] 陳科,葉建芳,馬三涵.基于DDS+PLL技術頻率合成器的設計與實現[J].研究與開發, 2010,29(4):43~47.

        [3] 韓軍功.基于 DDS 的任意波形發生器的研制[D].西安:西安電子科技大學,2002.

        [4] 潘松,黃繼業.EDA與VHDL語言[M].科學出版社,2005:57—68.

        [5] 張志剛.FPGA與SOPC設計教程—DE2實踐[M].西安電子科技大學出版社.2007:30~38.

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          的頭像 星星科技指導員 發表于 06-19 10:57 ? 257次 閱讀
          多級調試方法的硬件仿真

          IEEE 1149.7標準提供高級功能幫助進行軟件調試

            除了減少引腳數之外,T4 類還定義了優化的下載特定掃描模式,其中只下載有用的信息。為了提高引腳操....
          的頭像 星星科技指導員 發表于 06-19 10:23 ? 272次 閱讀
          IEEE 1149.7標準提供高級功能幫助進行軟件調試

          通過片上儀器和邏輯分析輕松進行FPGA和ASIC調試

            隨著復雜性的增加和對探測點的訪問受限,ASIC 和 FPGA 驗證和調試變得乏味且耗時。隨著越來....
          的頭像 星星科技指導員 發表于 06-19 07:40 ? 234次 閱讀
          通過片上儀器和邏輯分析輕松進行FPGA和ASIC調試

          在硬件/軟件接口調試

            隨著不同引擎和新一代軟件調試器的混合組合,該行業正在接近一個時代,在這個時代,軟件開發人員可以比....
          的頭像 星星科技指導員 發表于 06-19 07:36 ? 236次 閱讀
          在硬件/軟件接口調試

          D觸發器為什么能對數據延遲一個時鐘周期

          D觸發器在FPGA里用得很多,但我經常無法理解D觸發器為什么能對數據延遲一個時鐘周期(打一拍)。下面....
          的頭像 FPGA設計論壇 發表于 06-17 16:56 ? 500次 閱讀

          利用虛擬硬件平臺縮短開發周期

            要欣賞這項技術,請考慮白盒測試與黑盒測試的優勢。使硬件設置日志級別允許開發人員記錄操作系統和應用....
          的頭像 星星科技指導員 發表于 06-17 16:31 ? 344次 閱讀
          利用虛擬硬件平臺縮短開發周期

          FPGA高速收發器的高速Serdes均衡技術

           CTLE(連續時間線性均衡)是一種應用于接收的線性濾波器,可衰減低頻信號分量,放大奈奎斯特頻率附近....
          的頭像 要長高 發表于 06-17 11:54 ? 3705次 閱讀
          FPGA高速收發器的高速Serdes均衡技術

          FPGA高速收發器如何解決信號完整性問題

          反射是因為阻抗不匹配和stub引起的。例如線寬不一樣,就會引起阻抗不匹配,信號傳輸中經過的耦合電容、....
          的頭像 要長高 發表于 06-17 11:40 ? 3749次 閱讀
          FPGA高速收發器如何解決信號完整性問題

          FPGA在微軟云azure中的應用

          編程復雜,開發周期較長。RTL的開發包括了架構設計,RTL代碼,仿真驗證,上板調試。一個項目的周期往....
          的頭像 FPGA之家 發表于 06-17 09:59 ? 172次 閱讀

          MDY專題課產品的問題解答匯總(JESD204B)

          【問題11.31】如果我這里有兩個9144芯片,他們之間如何同步呢? 答:1. 時鐘同步,采用同一個....
          的頭像 明德揚吳老師 發表于 06-17 06:53 ? 228次 閱讀
          MDY專題課產品的問題解答匯總(JESD204B)

          CAN總線系統架構在車聯網領域中的應用

            對于CAN FD,大部分汽車廠商的測試規范仍然有效,不受限制。在某些測試用例中需要升級,而另一些....
          的頭像 星星科技指導員 發表于 06-16 16:35 ? 270次 閱讀
          CAN總線系統架構在車聯網領域中的應用

          異構MIPS內核背后的功能安全和AI在汽車中碰撞

            MIPS I6500-F 可能是人工智能系統的轉折點,因為它在公認的行業安全標準中的血統為機器學....
          的頭像 星星科技指導員 發表于 06-16 16:02 ? 263次 閱讀
          異構MIPS內核背后的功能安全和AI在汽車中碰撞

          將TS-ITS100射頻測試系統用于V2X汽車

            交通參與者之間的無線、自動化通信將繼續發展,以改善道路安全。必須在每種環境和每種交通情況下可靠、....
          的頭像 星星科技指導員 發表于 06-16 15:55 ? 274次 閱讀
          將TS-ITS100射頻測試系統用于V2X汽車

          英特爾FPGA中國創新中心打造FPGA生態高地

          由中國計算機學會(CCF)組織、CCF重慶會員活動中心承辦、重慶電子工程職業學院、重慶海云捷迅科技有....
          的頭像 科技綠洲 發表于 06-16 15:30 ? 289次 閱讀

          分布式異構處理單元方案的特性及優勢

          基于京微齊力低功耗FPGA CME-HR03PN0C192實現的分布式異構處理單元可應用于智能手機、....
          的頭像 國芯思辰GXSC 發表于 06-16 14:54 ? 180次 閱讀

          函數信號發生器原理圖

          支持方波,正弦波切換
          發表于 06-16 14:53 ? 6次 閱讀

          AMD談模塊化芯片的未來

          AMD 的小芯片戰略基于臺積電的 CoWoS(Chip-on-Wafer-on-Substrate)....
          的頭像 要長高 發表于 06-16 11:59 ? 469次 閱讀
          AMD談模塊化芯片的未來

          普源精電(RIGOL)發布全新系列微波信號發生器

          2022年6月16日,普源精電(688337.SH)推出全新DSG5000系列微波信號發生器,其頻率....
          發表于 06-16 10:35 ? 455次 閱讀
          普源精電(RIGOL)發布全新系列微波信號發生器

          分析信號完整性和電源完整性

          電路板設計中,都有電源分配網絡系統。電源分配網絡系統的作用就是給系統內所有器件或芯片提供足夠的電源,....
          的頭像 電磁兼容EMC 發表于 06-16 10:29 ? 194次 閱讀

          FPGA開源項目:小球追蹤系統設計

          圖像采集顯示流程一般是:FPGA把攝像頭采集圖像數據緩存到SDRAM,再從SDRAM搬運到LCD驅動....
          的頭像 FPGA之家 發表于 06-16 10:11 ? 259次 閱讀

          線性反饋移位寄存器(LFSR)

          抽頭(tap):影響線性反饋寄存器下一個狀態的比特位叫做抽頭,抽頭的設定會決定線性反饋寄存器最大的輸....
          的頭像 FPGA之家 發表于 06-16 10:04 ? 219次 閱讀

          詳解邏輯單元的內部結構

          邏輯單元(Logic Element,LE)在FPGA器件內部,用于完成用戶邏輯的最小單元。一個邏輯....
          的頭像 FPGA設計論壇 發表于 06-15 16:50 ? 378次 閱讀

          HMC-T2270 10 MHz至70 GHz合成信號發生器

          信息優勢和特點 高輸出功率:+26 dBm(1 GHz時)+3 dBm(70 GHz時) 寬頻率范圍:10 MHz至70 GHz 出色的相位噪聲性能:-118 dBc/Hz(100 kHz失調、1 GHz時)-79 dBc/Hz (100 kHz, 67 GHz) 整數雜散: < -65 dBc 功率分辨率: 0.1 dB 頻率分辨率: 1 Hz 產品詳情HMC-T2270是一種易于實施的測試設備解決方案,旨在滿足您的信號發生需求。 HMC-T2270基于市場領先的高質量MMIC構建,在相同大小和成本的信號發生器中,它擁有最高的輸出功率和最低的諧波水平,以及最寬的頻率范圍。 這款輕巧的緊湊型信號發生器還帶有USB、GPIB和以太網接口,確保能夠在各種測試環境中輕松集成,同時提高整體生產力和設備利用率。 應用 自動測試設備 測試與測量 研發實驗室 優點 通用性: 更高驅動,簡化測試設置 高效率: 開關頻率:500 μs 準確: 集成Hittite MMIC 靈活: 通過USB、GPIB或以太網實現手動或軟件控制...
          發表于 04-18 18:58 ? 260次 閱讀

          HMC-T2220B 10 MHz至20 GHz便攜式合成信號發生器

          信息優勢和特點 電池供電: 4小時 高輸出功率: +26 dBm (1 GHz) 寬頻率范圍:10 MHz 至 20 GHz 出色的相位噪聲性能: -98 dBc/Hz(10 GHz時失調為10 kHz) 雜散抑制:-70 dBc (10 GHz) 功率分辨率: 0.1 dB 頻率分辨率: 1 Hz 產品詳情HMC-T2220B是一種電池供電型便攜式測試設備解決方案,旨在滿足現場或工作臺上的信號發生需求。 HMC-T2220B在相同大小和成本的便攜式信號發生器中擁有最高的輸出功率和最低的諧波水平,以及最寬的頻率范圍。 內部充電電池可供四小時連續工作,使得HMC-T2220B成為功能全面的便攜式儀器,對于無線/有線服務安裝、現場測試、遠程或現場維護應用尤其具有吸引力。 HMC-T2220B還帶有集成創新控制軟件的USB、GPIB和以太網接口,確保能夠在各種測試環境中輕松集成,同時提高整體生產力和設備利用率。 HMC-T2220B集成了多項產品性能升級: 減小雜散噪聲、動態范圍更寬、頻率分辨率更高、RF輸出功率更高、減少RF關斷泄漏、風扇工作更安靜、滾動顯示的前面板旋鈕功能得到改進以及增加TRIGGER OUT功能。 應用 現場測試 服務安裝 ATE、測試與測量 研發實驗室 優點 高效...
          發表于 04-18 18:58 ? 322次 閱讀

          HMC-T2220 10 MHz至20 GHz合成信號發生器

          和特點 高輸出功率: +26 dBm (1 GHz) 寬頻率范圍:10 MHz 至20 GHz 出色的相位噪聲性能: -98 dBc/Hz(10 GHz時失調為10 kHz) 雜散抑制:-70 dBc (10 GHz) 功率分辨率: 0.1 dB 頻率分辨率:1 Hz 產品詳情 HMC-T2220是一種易于實施的測試設備解決方案,旨在滿足您的信號發生需求。 HMC-T2220基于市場領先的高質量MMIC構建,在相同大小和成本的信號發生器中,它擁有最高的輸出功率和最低的諧波水平,以及最寬的頻率范圍。 這款輕巧的緊湊型信號發生器還帶有USB、GPIB和以太網接口,確保能夠在各種測試環境中輕松集成,同時提高整體生產力和設備利用率。 HMC-T2220集成了多項產品性能升級: 減小雜散噪聲、動態范圍更寬、頻率分辨率更高、RF輸出功率更高、減少RF關斷泄漏、風扇工作更安靜、滾動顯示的前面板旋鈕功能得到改進、客戶可移除的耐用型手柄、以及增加TRIGGER OUT功能。 應用 自動測試設備 測試與測量 研發實驗室 優點 通用性: 更高驅動,簡化測試設置 高效率: 開關頻率:300 μs 準確: 集成Hittite MMIC 靈活: 通過USB、GPIB或以太網實現手動或軟件控制 方框圖...
          發表于 02-15 18:40 ? 218次 閱讀

          HMC-T2240 10 MHz至40 GHz合成信號發生器

          和特點 高輸出功率: +27 dBm (1 GHz) 寬頻率范圍:10 MHz 至40 GHz 出色的相位噪聲性能: -98 dBc/Hz(10 GHz時失調為10 kHz) 雜散抑制: -70 dBc (10 GHz) 功率分辨率: 0.1 dB 頻率分辨率: 1 Hz 產品詳情 HMC-T2240是一種易于實施的測試設備解決方案,旨在滿足您的信號發生需求。 HMC-T2240基于市場領先的高質量MMIC構建,在相同大小和成本的信號發生器中,它擁有最高的輸出功率和最低的諧波水平,以及最寬的頻率范圍。 這款輕巧的緊湊型信號發生器還帶有USB、GPIB和以太網接口,確保能夠在各種測試環境中輕松集成,同時提高整體生產力和設備利用率。 應用 自動測試設備 測試與測量 研發實驗室 優點 通用性: 更高驅動,簡化測試設置 高效率: 開關頻率:500 μs 準確: 集成Hittite MMIC 靈活: 通過USB、GPIB或以太網實現手動或軟件控制 方框圖...
          發表于 02-15 18:40 ? 276次 閱讀

          SMV512K32-SP 16MB 防輻射 SRAM

          SMV512K32是一款高性能異步CMOS SRAM,由32位524,288個字組成??稍趦煞N模式:主控或受控間進行引腳選擇。主設件為用戶提供了定義的自主EDAC擦除選項。從器件選擇采用按要求擦除特性,此特性可由一個主器件啟動。根據用戶需要,可提供3個讀周期和4個寫周期(描述如下)。 特性 20ns讀取,13.8ns寫入(最大存取時間) 與商用 512K x 32 SRAM器件功能兼容 內置EDAC(錯誤偵測和校正)以減輕軟錯誤 用于自主校正的內置引擎 CMOS兼容輸入和輸出電平,3態雙向數據總線 3.3±0.3VI /O,1.8±0.15V內核 輻射性能放射耐受性是一個基于最初器件標準的典型值。輻射數據和批量驗收測試可用 - 細節請與廠家聯系。 設計使用基底工程和抗輻射(HBD)與硅空間技術公司(SST)許可協議下的< sup> TM 技術和存儲器設計。 TID抗擾度&gt; 3e5rad(Si) SER&lt; 5e-17翻轉/位 - 天使用(CRPLE96來計算用于與地同步軌道,太陽安靜期的SER。 LET = 110 MeV (T = 398K) 采用76引線陶瓷方形扁平封裝 可提供工程評估(/EM)樣品這些部件只用于工程評估。它們的加工工藝為非兼容流程(例如,無預燒過程等),...
          發表于 01-08 17:47 ? 465次 閱讀
          SMV512K32-SP 16MB 防輻射 SRAM

          SN74HCT273A 具有清零功能的八路 D 類觸發器

          與其它產品相比?D 類觸發器 ? Technology Family VCC (Min) (V) VCC (Max) (V) Rating Operating temperature range (C) ? SN74HCT273A HCT ? ? 2 ? ? 6 ? ? Catalog ? ? -40 to 85 ? ?
          發表于 01-08 17:46 ? 409次 閱讀
          SN74HCT273A 具有清零功能的八路 D 類觸發器

          SN74HC273A 具有清零功能的八路 D 類觸發器

          與其它產品相比?D 類觸發器 ? Technology Family VCC (Min) (V) VCC (Max) (V) Bits (#) Rating Operating temperature range (C) ? SN74HC273A HC ? ? 2 ? ? 6 ? ? 8 ? ? Catalog ? ? -40 to 85 ? ?
          發表于 01-08 17:46 ? 504次 閱讀
          SN74HC273A 具有清零功能的八路 D 類觸發器

          CY74FCT162374T 具有三態輸出的 16 位邊沿觸發 D 類觸發器

          CY74FCT16374T和CY74FCT162374T是16位D型寄存器,設計用作高速,低功耗總線應用中的緩沖寄存器。通過連接輸出使能(OE)和時鐘(CLK)輸入,這些器件可用作兩個獨立的8位寄存器或單個16位寄存器。流通式引腳排列和小型收縮包裝有助于簡化電路板布局。 使用Ioff為部分斷電應用完全指定此設備。 Ioff電路禁用輸出,防止在斷電時損壞通過器件的電流回流。 CY74FCT16374T非常適合驅動高電容負載和低阻抗背板。 CY74FCT162374T具有24 mA平衡輸出驅動器,輸出端帶有限流電阻。這減少了對外部終端電阻的需求,并提供最小的下沖和減少的接地反彈。 CY74FCT162374T非常適合驅動傳輸線。 特性 Ioff支持部分省電模式操作 邊沿速率控制電路用于顯著改善的噪聲特性 典型的輸出偏斜< 250 ps ESD&gt; 2000V TSSOP(19.6密耳間距)和SSOP(25密耳間距)封裝 工業溫度范圍-40°C至+ 85°C VCC= 5V±10% CY74FCT16374T特點: ...
          發表于 10-11 11:28 ? 449次 閱讀
          CY74FCT162374T 具有三態輸出的 16 位邊沿觸發 D 類觸發器

          SN74ALVCH16260 具有三態輸出的 12 位至 24 位多路復用 D 類鎖存器

          這個12位至24位多路復用D型鎖存器設計用于1.65 V至3.6 VVCC操作。 SN74ALVCH16260用于必須將兩個獨立數據路徑復用到單個數據路徑或從單個數據路徑解復用的應用中。典型應用包括在微處理器或總線接口應用中復用和/或解復用地址和數據信息。該器件在存儲器交錯應用中也很有用。 三個12位I /O端口(A1-A12,1B1-1B12和2B1-2B12)可用于地址和/或數據傳輸。輸出使能(OE1B \,OE2B \和OEA \)輸入控制總線收發器功能。 OE1B \和OE2B \控制信號還允許在A到B方向上進行存儲體控制。 可以使用內部存儲鎖存器存儲地址和/或數據信息。鎖存使能(LE1B,LE2B,LEA1B和LEA2B)輸入用于控制數據存儲。當鎖存使能輸入為高電平時,鎖存器是透明的。當鎖存使能輸入變為低電平時,輸入端的數據被鎖存并保持鎖存,直到鎖存使能輸入返回高電平為止。 確保上電或斷電期間的高阻態,OE \應通過上拉電阻連接到VCC;電阻的最小值由驅動器的電流吸收能力決定。 提供有源總線保持電路,用于保持有效邏輯電平的未使用或浮動數據輸入。 < p> SN74ALVCH16260的工...
          發表于 10-11 11:08 ? 114次 閱讀
          SN74ALVCH16260 具有三態輸出的 12 位至 24 位多路復用 D 類鎖存器

          SN74ALVCH16374 具有三態輸出的 16 位邊沿 D 類觸發器

          這個16位邊沿觸發D型觸發器設計用于1.65 V至3.6 VVCC操作。 SN74ALVCH16374特別適用于實現緩沖寄存器,I /O端口,雙向總線驅動器和工作寄存器。它可以用作兩個8位觸發器或一個16位觸發器。在時鐘(CLK)輸入的正跳變時,觸發器的Q輸出取數據(D)輸入的邏輯電平。 OE \可用于將8個輸出置于正常邏輯狀態(高或低邏輯電平)或高阻態。在高阻抗狀態下,輸出既不會加載也不會顯著驅動總線。高阻抗狀態和增加的驅動提供了驅動總線的能力,而無需接口或上拉組件。 OE \不會影響觸發器的內部操作。當輸出處于高阻態時,可以保留舊數據或輸入新數據。 為確保上電或斷電期間的高阻態,OE \應連接到VCC通過上拉電阻;電阻的最小值由驅動器的電流吸收能力決定。 有源總線保持電路將未使用或未驅動的輸入保持在有效的邏輯狀態。不建議在上拉電路中使用上拉或下拉電阻。 特性 德州儀器廣播公司的成員?系列 工作電壓范圍為1.65至3.6 V 最大tpd為4.2 ns,3.3 V ±24-mA輸出驅動在3.3 V 數據輸入...
          發表于 10-11 11:06 ? 165次 閱讀
          SN74ALVCH16374 具有三態輸出的 16 位邊沿 D 類觸發器

          SN74ALVCH16373 具有三態輸出的 16 位透明 D 類鎖存器

          這個16位透明D型鎖存器設計用于1.65 V至3.6 VVCC操作。 SN74ALVCH16373特別適用于實現緩沖寄存器,I /O端口,雙向總線驅動器和工作寄存器。該器件可用作兩個8位鎖存器或一個16位鎖存器。當鎖存使能(LE)輸入為高電平時,Q輸出跟隨數據(D)輸入。當LE變為低電平時,Q輸出鎖存在D輸入設置的電平。 緩沖輸出使能(OE)輸入可用于將8個輸出置于正常狀態邏輯狀態(高或低邏輯電平)或高阻態。在高阻抗狀態下,輸出既不會加載也不會顯著驅動總線。高阻抗狀態和增加的驅動提供了驅動總線的能力,而無需接口或上拉組件。 OE \不會影響鎖存器的內部操作。當輸出處于高阻態時,可以保留舊數據或輸入新數據。 為確保上電或斷電期間的高阻態,OE \應連接到VCC通過上拉電阻;電阻的最小值由驅動器的電流吸收能力決定。 有源總線保持電路將未使用或未驅動的輸入保持在有效的邏輯狀態。不建議在上拉電路中使用上拉或下拉電阻。 特性 德州儀器廣播公司的成員?系列 工作電壓范圍為1.65 V至3.6 V 最大tpd3.6 ns,3.3 V ...
          發表于 10-11 11:02 ? 355次 閱讀
          SN74ALVCH16373 具有三態輸出的 16 位透明 D 類鎖存器

          SN74LVCH16373A 具有三態輸出的 16 位透明 D 類鎖存器

          這個16位透明D型鎖存器設計用于1.65 V至3.6 VVCC操作。 特性 德州儀器寬帶總線系列成員 典型VOLP(輸出接地反彈) &lt; 0.8 V,VCC= 3.3 V,TA= 25°C 典型VOHV(輸出V < sub> OH Undershoot) &gt; 2 V在VCC= 3.3 V,TA= 25°C Ioff支持實時插入,部分 - 電源關閉模式和后驅動保護 支持混合模式信號操作(具有3.3VVCC的5V輸入和輸出電壓) < li>數據輸入端的總線保持消除了對外部上拉或下拉電阻的需求 每個JESD的閂鎖性能超過250 mA 17 ESD保護超過JESD 22 < ul> 2000-V人體模型(A114-A) 200-V機型(A115-A) 參數 與其它產品相比 D 類鎖存器   Technology Family VCC (Min) (V) VCC (Max) (V) Bits (#) ...
          發表于 10-11 11:00 ? 448次 閱讀
          SN74LVCH16373A 具有三態輸出的 16 位透明 D 類鎖存器

          SN74ABTH16260 具有三態輸出的 12 位至 24 位多路復用 D 類鎖存器

          SN54ABT16260和SN74ABTH16260是12位至24位多路復用D型鎖存器,用于必須復用兩條獨立數據路徑的應用中,或者從單個數據路徑中解復用。典型應用包括在微處理器或總線接口應用中復用和/或解復用地址和數據信息。該器件在存儲器交錯應用中也很有用。 三個12位I /O端口(A1-A12,1B1-1B12和2B1-2B12)可用于地址和/或數據傳輸。輸出使能(OE1B \,OE2B \和OEA \)輸入控制總線收發器功能。 OE1B \和OE2B \控制信號還允許A-to-B方向的存儲體控制。 可以使用內部存儲鎖存器存儲地址和/或數據信息。鎖存使能(LE1B,LE2B,LEA1B和LEA2B)輸入用于控制數據存儲。當鎖存使能輸入為高電平時,鎖存器是透明的。當鎖存使能輸入變為低電平時,輸入端的數據被鎖存并保持鎖存狀態,直到鎖存使能輸入返回高電平為止。 當VCC介于0和2.1 V之間時,器件在上電或斷電期間處于高阻態。但是,為了確保2.1 V以上的高阻態,OE \應通過上拉電阻連接到VCC;電阻的最小值由驅動器的電流吸收能力決定。 提供有源總線保持電路,用于保持有效邏輯電平的未使用或浮動數據輸入。 ...
          發表于 10-11 10:51 ? 156次 閱讀
          SN74ABTH16260 具有三態輸出的 12 位至 24 位多路復用 D 類鎖存器

          SN74ABT162823A 具有三態輸出的 18 位總線接口觸發器

          這些18位總線接口觸發器具有3態輸出,專為驅動高電容或相對低阻抗負載而設計。它們特別適用于實現更寬的緩沖寄存器,I /O端口,帶奇偶校驗的雙向總線驅動器和工作寄存器。 ?? ABT162823A器件可用作兩個9位觸發器或一個18位觸發器。當時鐘使能(CLKEN)\輸入為低電平時,D型觸發器在時鐘的低到高轉換時輸入數據。將CLKEN \置為高電平會禁用時鐘緩沖器,從而鎖存輸出。將清零(CLR)\輸入設為低電平會使Q輸出變為低電平而與時鐘無關。 緩沖輸出使能(OE)\輸入將9個輸出置于正常邏輯狀態(高電平)或低電平)或高阻抗狀態。在高阻抗狀態下,輸出既不會加載也不會顯著驅動總線。高阻抗狀態和增加的驅動器提供了驅動總線線路的能力,無需接口或上拉組件。 OE \不會影響觸發器的內部操作。當輸出處于高阻態時,可以保留舊數據或輸入新數據。 輸出設計為源電流或吸收電流高達12 mA,包括等效的25- 串聯電阻,用于減少過沖和下沖。 這些器件完全符合熱插拔規定使用Ioff和上電3狀態的應用程序。 Ioff電路禁用輸出,防止在斷電時損壞通過器件的電流回流。上電和斷電期間,上電三態電路將輸出置...
          發表于 10-11 10:48 ? 119次 閱讀
          SN74ABT162823A 具有三態輸出的 18 位總線接口觸發器

          SN74ABTH162260 具有串聯阻尼電阻和三態輸出的 12 位到 24 位多路復用 D 類鎖存器

          'ABTH162260是12位至24位多路復用D型鎖存器,用于兩個獨立數據路徑必須復用或復用的應用中。 ,單一數據路徑。典型應用包括在微處理器或總線接口應用中復用和/或解復用地址和數據信息。這些器件在存儲器交錯應用中也很有用。 三個12位I /O端口(A1-A12,1B1-1B12和2B1-2B12)可用于地址和/或數據傳輸。輸出使能(OE1B \,OE2B \和OEA \)輸入控制總線收發器功能。 OE1B \和OE2B \控制信號還允許A-to-B方向的存儲體控制。 可以使用內部存儲鎖存器存儲地址和/或數據信息。鎖存使能(LE1B,LE2B,LEA1B和LEA2B)輸入用于控制數據存儲。當鎖存使能輸入為高電平時,鎖存器是透明的。當鎖存使能輸入變為低電平時,輸入端的數據被鎖存并保持鎖存狀態,直到鎖存使能輸入返回高電平為止。 B端口輸出設計為吸收高達12 mA的電流,包括等效的25系列電阻,以減少過沖和下沖。 提供有源總線保持電路,用于保持有效邏輯電平的未使用或浮動數據輸入。 當VCC介于0和2.1 V之間時,器件在上電或斷電期間處于高阻態。但是,為了確保2.1 V以上的高阻態,OE \應通過...
          發表于 10-11 10:45 ? 197次 閱讀
          SN74ABTH162260 具有串聯阻尼電阻和三態輸出的 12 位到 24 位多路復用 D 類鎖存器

          SN74ABT162841 具有三態輸出的 20 位總線接口 D 類鎖存器

          這些20位透明D型鎖存器具有同相三態輸出,專為驅動高電容或相對低阻抗負載而設計。它們特別適用于實現緩沖寄存器,I /O端口,雙向總線驅動器和工作寄存器。 ?? ABT162841器件可用作兩個10位鎖存器或一個20位鎖存器。鎖存使能(1LE或2LE)輸入為高電平時,相應的10位鎖存器的Q輸出跟隨數據(D)輸入。當LE變為低電平時,Q輸出鎖存在D輸入設置的電平。 緩沖輸出使能(10E或2OE)輸入可用于放置輸出。相應的10位鎖存器處于正常邏輯狀態(高或低邏輯電平)或高阻態。在高阻抗狀態下,輸出既不會加載也不會顯著驅動總線。 輸出設計為吸收高達12 mA的電流,包括等效的25- 用于減少過沖和下沖的串聯電阻。 這些器件完全適用于使用I的熱插入應用關閉并啟動3狀態。 Ioff電路禁用輸出,防止在斷電時損壞通過器件的電流回流。上電和斷電期間,上電三態電路將輸出置于高阻態,從而防止驅動器沖突。 為確保上電或斷電期間的高阻態, OE \應通過上拉電阻連接到VCC;電阻的最小值由驅動器的電流吸收能力決定。 OE \不影響鎖存器的內部操作。當輸出處于高阻態時,可以保留舊數據...
          發表于 10-11 10:43 ? 272次 閱讀
          SN74ABT162841 具有三態輸出的 20 位總線接口 D 類鎖存器

          SN74ALVTH16821 具有三態輸出的 2.5V/3.3V 20 位總線接口觸發器

          'ALVTH16821器件是20位總線接口觸發器,具有3態輸出,設計用于2.5 V或3.3 VVCC操作,但能夠為5 V系統環境提供TTL接口。 這些器件可用作兩個10位觸發器或一個20位觸發器。 20位觸發器是邊沿觸發的D型觸發器。在時鐘(CLK)的正跳變時,觸發器存儲在D輸入端設置的邏輯電平。 緩沖輸出使能(OE \)輸入可用于將10個輸出置于正常邏輯狀態(高電平或低電平)或高阻態。在高阻抗狀態下,輸出既不會加載也不會顯著驅動總線。高阻抗狀態和增加的驅動提供了驅動總線的能力,而無需接口或上拉組件。 OE \不會影響觸發器的內部操作。當輸出處于高阻態時,可以保留舊數據或輸入新數據。 當VCC介于0和1.2 V之間時,器件在上電或斷電期間處于高阻態。但是,為了確保1.2 V以上的高阻態,OE \應通過上拉電阻連接到VCC;電阻的最小值由驅動器的電流吸收能力決定。 提供有源總線保持電路,用于保持有效邏輯電平的未使用或浮動數據輸入。 SN54ALVTH16821的特點是可在-55°C至125°C的整個軍用溫度范圍內工作。 SN74ALVTH16821的工作溫度范圍為-40&de...
          發表于 10-11 10:35 ? 78次 閱讀
          SN74ALVTH16821 具有三態輸出的 2.5V/3.3V 20 位總線接口觸發器

          SN74ALVTH16374 具有三態輸出的 2.5V/3.3V 16 位邊沿 D 類觸發器

          'ALVTH16374器件是16位邊沿觸發D型觸發器,具有3態輸出,設計用于2.5V或3.3VV < sub> CC 操作,但能夠為5 V系統環境提供TTL接口。這些器件特別適用于實現緩沖寄存器,I /O端口,雙向總線驅動器和工作寄存器。 這些器件可用作兩個8位觸發器或一個16位翻轉器。翻牌。在時鐘(CLK)的正跳變時,觸發器存儲在數據(D)輸入處設置的邏輯電平。 緩沖輸出使能(OE)輸入可用于將8個輸出置于正常邏輯狀態(高或低邏輯電平)或高阻態。在高阻抗狀態下,輸出既不會加載也不會顯著驅動總線。高阻抗狀態和增加的驅動提供了驅動總線的能力,而無需接口或上拉組件。 OE不影響觸發器的內部操作。當輸出處于高阻態時,可以保留舊數據或輸入新數據。 提供有源總線保持電路,用于保持有效邏輯電平的未使用或浮動數據輸入。 /p> 當VCC介于0和1.2 V之間時,器件在上電或斷電期間處于高阻態。但是,為了確保1.2 V以上的高阻態,OE應通過上拉電阻連接到VCC;電阻的最小值由驅動器的電流吸收能力決定。 SN54ALVTH16374的特點是在-55°C至125°C的整個軍用溫度...
          發表于 10-11 10:31 ? 117次 閱讀
          SN74ALVTH16374 具有三態輸出的 2.5V/3.3V 16 位邊沿 D 類觸發器

          SN74ABTH16823 具有三態輸出的 18 位總線接口觸發器

          這些18位觸發器具有3態輸出,專為驅動高電容或相對低阻抗負載而設計。它們特別適用于實現更寬的緩沖寄存器,I /O端口,帶奇偶校驗的雙向總線驅動器和工作寄存器。 'ABTH16823可用作兩個9位觸發器或一個18位觸發器。當時鐘使能(CLKEN \)輸入為低電平時,D型觸發器在時鐘的低到高轉換時輸入數據。將CLKEN \置為高電平會禁用時鐘緩沖器,鎖存輸出。將清零(CLR \)輸入置為低電平會使Q輸出變為低電平,與時鐘無關。 緩沖輸出使能(OE \)輸入可用于將9個輸出置于正常邏輯狀態(高或低邏輯電平)或高阻態。在高阻抗狀態下,輸出既不會加載也不會顯著驅動總線。高阻抗狀態和增加的驅動提供了驅動總線的能力,而無需接口或上拉組件。 OE \不會影響觸發器的內部操作。當輸出處于高阻態時,可以保留舊數據或輸入新數據。 當VCC介于0和2.1 V之間時,器件在上電或斷電期間處于高阻態。但是,為了確保2.1 V以上的高阻態,OE \應通過上拉電阻連接到VCC;電阻的最小值由驅動器的電流吸收能力決定。 提供有源總線保持電路,用于保持有效邏輯電平的未使用或浮動數據輸入。 ...
          發表于 10-10 17:15 ? 227次 閱讀
          SN74ABTH16823 具有三態輸出的 18 位總線接口觸發器

          SN74AHCT16373 具有三態輸出的 16 位透明 D 類鎖存器

          SNxAHCT16373器件是16位透明D型鎖存器,具有3態輸出,專為驅動高電容或相對低阻抗負載而設計。它們特別適用于實現緩沖寄存器,I /O端口,雙向總線驅動器和工作寄存器。 特性 德州儀器Widebus™系列的成員 EPIC™(增強型高性能注入CMOS)工藝 輸入兼容TTL電壓 分布式VCC和GND引腳最大限度地提高高速 開關噪聲 流通式架構優化PCB布局 每個JESD的閂鎖性能超過250 mA 17 ESD保護每個MIL-STD超過2000 V- 883, 方法3015;使用機器型號超過200 V(C = 200 pF,R = 0) 封裝選項包括: 塑料收縮小外形(DL)封裝 < li>薄收縮小外形(DGG)封裝 薄超小外形(DGV)封裝 80-mil精細間距陶瓷扁平(WD)封裝 25密耳的中心間距 參數 與其它產品相比 D 類鎖存器   ...
          發表于 10-10 16:23 ? 231次 閱讀
          SN74AHCT16373 具有三態輸出的 16 位透明 D 類鎖存器